PLL频率合成器的杂散性能分析
未知
艾伦教材答案
A 0.775mW 10-bit 40-MS/s SAR ADC in 0.18μm CMOS process
Wenzha Yang & Yi Zhang & Enwen Dai & ZhiLin Feng & Wei Li
半导体物理学 （第七版）
计算电磁场的矩量法（PDF）
天线理论与设计 第2版
W.L) 斯塔兹曼(Stutzman (作者) & 蒂尔 (Thiele.G.A) (作者) & 朱守正 (译者)
高速高精度ADC中基准电压源的研究与设计 (1)
Microsoft Word - 0TitlePageVbook.doc
VC
两种新型CMOS带隙基准电路 程军
CNKI
Embedded Design Handbook
Intel Corporation
Numerical Analysis (Second Edition)
Walter Gautschi
NONE
TOM
运算放大器 理论与设计 9影印版 （荷）惠意欣著
USB2.0协议中文版
Jungle
线性代数及其应用（第5版－Gilbert Strang
Physical design essentials an ASIC design implementation perspective ...
Computing the continuous discretely. Integer-point enumeration ...
Understanding Jitter Requirements of PLL-Based Processors Application ...
ANALOG DEVICES INC.
IEEE Std 1801™-2018, IEEE Standard for Design and Verification ...
Design Automation Standards Committee of the IEEE Computer Society